IEC 62530:2021 SystemVerilog - 统一的硬件设计、规范与验证语言
SystemVerilog - Unified Hardware Design, Specification, and Verification Language
标准号：IEC 62530:2021
发布日期：2021-07-26
IEC62530:2021的适用范围为：本标准规定了用于描述数字和混合信号系统及集成电路的硬件设计和验证的统一硬件设计与验证语言（UHDVL）的语法和语义。它适用于从系统级到门级的所有设计抽象层次，并支持硬件描述、测试基准开发以及硬件设计与验证流程中的自动化。
SystemVerilog - 统一的硬件设计、规范与验证语言 (IEC 62530:2021)